计算机毕业论文范文

发布时间：2025年09月27日作者:aiycxz.cn

:计算机专业毕业论文范文:基于FPGA的DDS信号发生器的设计计算机专业毕业论文范文:基于FPGA的DDS信号发生器的设计| 文章出自：论文格式范文网 | 编辑：论文格式 | 点击： | 2012-05-10 13:55:45 |论文写好了，要怎么才气发表呢？大家可以联系本站客服人员，她们会帮你选择适合的期刊投稿。摘要: 本文介绍了一种基于FPGA的DDS旌旗灯号发生器的设计方式。该设计以FPGA器件为焦点，配以响应的外围电路，在软件上接纳VHDL硬件描述说话编程，实现了频率可调的正弦波、方波、锯齿波和三角波旌旗灯号的输出。关头词: DDS；FPGA；旌旗灯号发生器1 引言直接数字频率合成(DDS)手艺是一种把一系列数字量形式的旌旗灯号经过过程DAC转换成模拟量形式的旌旗灯号合成手艺。DDS手艺具有很高的频率分辨率和极短的频率转换时刻，其输出旌旗灯号的相位持续，频率、相位和幅度均可实现程控，是以得以普遍应用。与传统的频率合成器对照，DDS具有成本低、功耗低、分辨率高和频率转换时刻短等优点。FPGA器件具有高集成度、高速度、可实现年夜规模数字逻辑设计等特点。以FPGA为焦点设计的DDS系统，电路结构简练，机能优胜，具有很高的性价比。2 DDS基根源根基理DDS的基根源根基理是行使采样定理，经过过程查表法发生波形。DDS的结构有良多种，其根底电路结构可用图1来透露表现。图1 DDS根底电路结构图1中，参考时钟是一个高不变的晶体振荡器，其输出脉冲用于同步DDS各组成部分的工作。频率节制字K是相位累加器的步长，相位累加器在参考时钟的节制下，以步长K作累加，输出的N位二进制码与相位节制字一路相加后作为波形ROM的地址，对波形ROM进行寻址。波形ROM输出的幅码S(n)经D\/A转换器生成阶梯波形，最后经过过程低通滤波器获得持续转变的所需频率的波形。波形ROM中存储了一个周期的波形数据。当行使DDS发生正弦波时，波形ROM中存储的是正弦函数表;当发生矩形波时，存储的是矩形波的数据。相位累加器是DDS的焦点，它由一个N位字长的二进制加法器和一个由时钟fclk取样的N位相位寄存器组成。在时钟脉冲fclk的节制下，加法器将频率节制字K与相位寄存器输出的累加相位数据相加，把相加后的效果送至相位寄存器的数据输入端。相位寄存器将加法器在上一个时钟浸染后所发生的新相位数据反馈到加法器的输入端，以使加法器鄙人一个时钟的浸染下继续与频率节制字相加。这样，相位累加器在时钟的浸染下，络续对频率节制字进行线性相位累加。由此可以看出，在每一个时钟脉冲输入时，相位累加器便把频率节制字累加一次，相位累加器输出的数据就是合成旌旗灯号的相位，相位累加器的溢出频率就是DDS输出的旌旗灯号频率。当相位累加器累加满量时就会发生一次溢出，完成一个周期性的行为，这个周期就是DDS合成旌旗灯号的一个频率周期，累加器的溢出频率就是DDS输出的旌旗灯号频率。由此可得DDS的输出旌旗灯号频率为:fout=K・fclk\/2N由上式可知，当K=1时，DDS输出最低频率，即频率分辨率为:fmin=fclk\/2N而DDS的最高输出频率由Nyquist采样定理决意，即fclk\/2，此时K=2N-1。但现实上，为了担保旌旗灯号的输出质量，DDS的输出频率平日不高于fclk\/3。3 系统设计本设计以FPGA器件为焦点，配以响应的外围电路，实现频率可调的正弦波、方波、锯齿波和三角波旌旗灯号的输出。系统结构如图2所示。图2 系统结构3.1 FPGA内部结构FPGA内部结构如图3所示。图3 FPGA内部结构FPGA内部首要由波形数据ROM、相位累加器、波形选择开关、D\/A转换器驱动模块以及一些节制模块组成。波形数据ROM中存储了正弦波、方波、锯齿波和三角波的波形数据。波形选择开关用于选择输出分歧的波形。相位累加器在时钟的节制下络续对频率